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22일 업계와 외신에 따르면 글로벌 1위 파운드리업체 대만 TSMC는 오는 4월 29일 북미 기술 심포지엄에서 구체적인 3나노 공정기술을 공개한다. 3나노는 반도체 회로 선폭을 의미한다. 선폭이 좁을수록 소비전력이 감소하고 처리 속도는 향상된다. 최근 공정 개발 완료한 5나노 제품보다 칩 면적은 35% 이상 줄고 소비전력을 50% 감소시키는 반면, 성능은 30% 향상된다.
TSMC는 이달 실적 설명 컨퍼런스콜에서 "고객사들과 3나노 디자인에 협업하고 있으며 공정기술 개발도 잘 돼가고 있다"고 밝힌 바 있다.
앞서 TSMC는 올해까지 5나노, 오는 2022년까지 3나노 반도체를 양산하겠다는 목표를 제시했으나 구체적인 기술 로드맵은 공개하지 않은 상태다.
이에 비해 삼성전자는 지난 2018년 처음 'GAA(Gate-All-Around)' 기술을 포함한 3나노 공정 로드맵을 공개하고 지난해 고객사에 설계툴을 제공, 이달 '최초 개발'을 공식화했다.
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TSMC가 삼성전자와 같은 기술을 채택하게 되면 최신 반도체 물량을 사이에 둔 양사의 3나노 경쟁은 더욱 치열질 것으로 업계는 관측한다. 파운드리 업체 가운데 7나노 이하 미세공정 기술을 보유한 기업은 삼성전자와 TSMC 단 2곳뿐이다. 7나노부터 3나노까지 삼성전자가 먼저 개발에 성공했다.
다만 양사 모두 3나노 반도체 양산 시
KDB미래전략연구소 강상구 연구원은 20일 보고서를 통해 "3나노 공정을 먼저 양산할 경우 팹리스(반도체 설계) 업체로부터 최신 반도체 물량 수주 가능성이 커진다"고 설명했다.
[디지털뉴스국 김승한 기자]
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